1. 首頁 > 科技 > >

雷柏|AMD、ARM、Intel等十巨頭打造小芯片互通規范“UCIe”

算法雷柏游戲外設

雷柏|AMD、ARM、Intel等十巨頭打造小芯片互通規范“UCIe”

文章圖片

雷柏|AMD、ARM、Intel等十巨頭打造小芯片互通規范“UCIe”

文章圖片

雷柏|AMD、ARM、Intel等十巨頭打造小芯片互通規范“UCIe”

3月2日 ， ASE、AMD、ARM、Google Cloud、Intel、Meta(Facebook)、微軟、高通、三星、臺積電十大行業巨頭聯合宣布 ， 成立行業聯盟 ， 共同打造小芯片互連標準、推進開放生態 ， 并制定了標準規范“UCIe” 。 UCIe標準的全稱為“Universal Chiplet Interconnect Express”(通用小芯片互連通道) ， 在芯片封裝層面確立互聯互通的統一標準 。UCIe 1.0標準定義了芯片間I/O物理層、芯片間協議、軟件堆棧等 ， 并利用了PCIe、CXL兩種成熟的高速互連標準 。

該標準最初由Intel提議并制定 ， 后開放給業界 ， 共同制定而成 。
UCIe標準面向全行業開放 ， 相關白皮書已提供下載 ， 規范也可以聯系UCIe聯盟獲得 。
【雷柏|AMD、ARM、Intel等十巨頭打造小芯片互通規范“UCIe”】

隨著行業、技術的變化 ， 傳統單一工藝、單一芯片的做法難度和成本都越來越高 ， 亟需變革 。
數據顯示 ， 10nm芯片的設計成本為1.744億美元 ， 7nm芯片飆升到2.978億美元 ， 5nm芯片更是高達5.422億美元 ， 即便是行業巨頭也越來越吃力 。

為此 ， 芯片巨頭們在推動先進工藝的同時 ， 也在全力開發新的封裝技術 ， 將多顆不同工藝、不同功能的小芯片 ， 通過2D、2.5D、3D等各種方式 ， 整合在一起 ， 更靈活地制造大型芯片 。
AMD目前的銳龍、霄龍處理器 ， Intel未來的酷睿、至強處理器 ， 都是典型的小芯片 。
Intel Ponte Vecchio計算加速卡更是集大成者 ， 4844平方毫米的空間內封裝了多達63個Tile小芯片單元 ， 使用五種不同的制造工藝 ， 晶體管總數超過1000一個 。
當然 ， 以往的小芯片封裝都是各家廠商自行其是 ， 而新的UCIe標準規范 ， 讓不同廠商的小芯片互通成為可能 ， 允許不同廠商、不同工藝、不同架構、不同功能的芯片進行混搭 ， x86、ARM、RISC-V集成在一起也不是不可能 。
事實上 ， 就在日前 ， Intel明確提出要推動開放的小芯片平臺 ， 并橫跨包括但不限于x86、ARM、RISC-V等多樣化指令集 ， 打造模塊化產品 。
顯然 ， Intel當時說的就是這個UCIe聯盟 。

    相關經驗推薦